Altera HyperTransport MegaCore Function Bedienungsanleitung Seite 40
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3–14 Chapter 3: Specifications
HyperTransport MegaCore Function Specification
HyperTransport MegaCore Function User Guide © November 2009 Altera Corporation
Preliminary
Signals
Figure 3–9 shows a top-level view of the HyperTransport MegaCore function interface
signals.
The HT interface signals are also external I/O pins on the chip. Each HT interface
signal is in one of the following groups:
■ HT link Rx signals
■ HT link system signals
■ HT link Tx signals
Figure 3–9. Top-Level HyperTransport MegaCore Function Sign
HyperTransport MegaCore Function
RxCA D_i[7 :0]
RxCTL_i
RxClk_i
Tx CAD_o[7
:0]
TxCTL_o
TxClk_o
PwrOk
Rstn
RxNpDat_o[63:0]
RxNpV al_o
RxNpDav _o
RxNpEna_i
TxREop_i
Rx Non-Posted
Command/Data
Buffer Interface
Rx Posted
Command/Data
Buffer Interface
Rx Response
Command/Data
Buffer Interface
Tx Non-Posted
Command/Data
Buffer Interface
Tx Posted
Command/Data
Buffer Interface
Tx Response
Command/Data
Buffer Interface
HT Link
Rx Signals
HT Link
System
Signals
HT Link
Tx Signals
Rx Interface
Tx Interface
TxPDat_i[63:0]
TxPMty_i[2:0]
TxPDav_o
TxPSop_i
TxPDatEna_i
TxPEop_i
TxPWrRjct_o
Tx RDat_i[63: 0]
TxRMty_i[2:0]
Tx RDav _o
TxRSop_i
TxRDatEna_i
TxNpDat_i[63:0]
TxNpMty_i[2:0]
Tx NpDav _o
TxNpSop_i
TxNpDatEna_i
TxNpEop_i
Tx NpWrRjct_o
TxRWrRjct_o
CsrCmdReg_o[15:0]
CsrStatReg_o[15:0]
CsrCapCmdReg_o[15:0]
CsrCapLnk0CtrlReg_o[15:0]
CsrCapLnk1CtrlReg_o[15:0]
CsrCapLnk0CfgReg_o[15:0]
CsrCapLnk1CfgReg_o[15:0]
CsrCapFtrReg_o[7:0]
CsrCapLnk0ErrReg_o[3:0]
CsrCapLnk1ErrReg_o[3:0]
CsrCapErrHndlngReg_o[15:0]
CSR Module Signals
RxNpCmdBarHit_o[2:0]
RxNpEop_o
RxNpSop_o
RxNpMty _o[2:0]
RxPDat_o[63:0]
RxPVal_o
RxPDav_o
RxPEna_i
RxPCmdBarHit_o[2:0]
RxPEop_o
RxPSop_o
RxPMty_o[2:0]
RxRDat_o[63:0]
RxRV al_o
RxRDav _o
RxREna_i
RxREop_o
RxRSop_o
RxRMty _o[2:0]
Res pErr
SignaledTabrt
Bar0Reg_o[31:0]
Bar1Reg_o[31:0]
Bar2Reg_o[31:0]
Bar3Reg_o[31:0]
Bar4Reg_o[31:0]
Bar5Reg_o[31:0]
ClmdRCmdBuf Ov rFlw Err _o
ClmdNPCmdBufOvrFlwErr_o
Clmd PCmdB uf Ov r Flw Er r_ o
Buffer Overflow
Indicator Signals
Ref Clk
RxLnkClkD4
Ref ClkWrmRst
Ref ClkCldRs t
System Signals
RxLnkClkD4Locked_o
TxPllAreset_i
RxPllAreset_i
- User Guide 1
- UG-MCHYPRTRNS-1.12 2
- Contents 3
- Appendix C. Example Design 4
- Additional Information 4
- Release Information 5
- Device Family Support 5
- Introduction 6
- Features 6
- Performance 7
- Notes to Table 1–4: 8
- Notes to Table 1–5: 8
- 2. Getting Started 9
- MegaCore Function Walkthrough 10
- Step 1: Parameterize 13
- Step 2: Set Up Simulation 17
- Figure 2–9. Set Up Simulation 18
- Step 3: Generate 19
- Notes to Table 2–1: 20
- Compile the Design 21
- Simulate the Design 21
- Program a Device 22
- Set Up Licensing 23
- Example Quartus II Project 24
- ■ input_ht_vector.dat 25
- ■ output_ht_vector.dat 25
- ■ input_ui_vector.dat 25
- ■ output_ui_vector.dat 25
- About the Test Vectors 26
- 3. Specifications 27
- HT Systems 28
- HT Flow Control 29
- Physical Interface 30
- Protocol Interface 31
- End-Chain Handler 32
- Rx Claimed Buffers 32
- Tx Buffers 32
- Scheduler 32
- Clocking Options 33
- Shared Rx/Tx Clock 34
- Shared Ref/Tx Clock 34
- Chapter 3: Specifications 3–9 35
- Preliminary 35
- Shared Rx/Tx/Ref Clock 36
- Note to Figure 3–8: 37
- HT Link Rx Signals 42
- HT Link System Signals 42
- HT Link Tx Signals 42
- Notes to Table 3–6: 45
- Notes to Figure 3–10: 46
- Notes to Figure 3–11: 46
- Notes to Figure 3–12: 47
- Notes to Figure 3–13: 47
- Notes to Table 3–8: 51
- Addr[39:8] 52
- Notes to Figure 3–16: 53
- Notes to Figure 3–17: 53
- Notes to Figure 3–18: 54
- User Interface System Signals 55
- Using PLL Resets 55
- CSR Interface Signals 56
- CSR Module 57
- Notes to Table 3–13: 58
- Notes: to Table 3–16: 60
- A. Parameters 67
- Base Address Registers 68
- Advanced Settings 69
- A–4 Appendix A: Parameters 70
- Parameter Lists 70
- Guidelines 71
- C. Example Design 73
- General Description 74
- Typographic Conventions 76
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