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Mentor Verification IP AE AMBA AXI4-Stream User Guide, V10.3

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VHDL Tutorials

Verifying a Master DUT

April 2014

Example 11-7. Transfer Receiving

loop

create_slave_transaction(trans, index, axi4stream_tr_if_0(index));

i := 0;

last := 0;

while(last = 0) loop

if(m_insert_wait = '1') then

-- READY is through path 0

ready_delay(axi4stream_tr_if_0(index));

end if;

get_transfer(trans, i, last, index, axi4stream_tr_if_0(index));

i := i + 1;

end loop;

wait;

end process;

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